Делители частоты на четное число от 2 до 256 и любое целое число от 1 до 128

Приведены схемы делителей частоты цифровых сигналов, работающих в широкой области частот, верхнее значение которых ограничивается типом используемых микросхем, а также напряжением питания, и позволяющих дискретно за счет регулировки потенциометра устанавливать значение коэффициента деления частоты в пределах от 2 до 256 (четное число), либо в пределах от 1 до 128 (любое целое число).

Делители частоты цифровых сигналов широко используют в цифровой технике. Чаще всего делители частоты работают при фиксированном коэффициенте деления в широкой частотной области, либо, напротив, с дискретно регулируемым коэффициентом деления при неизменной частоте входного сигнала. Достаточно значимые проблемы представляет создание делителей частоты, работающих в широком диапазоне частот и позволяющих задавать каким-либо образом коэффициент деления без существенной реконфигурации устройства, например, за счет переключения выводов микросхемы делителя.

На Рисунке 1 показана схема делителя частоты цифровых сигналов на любое чётное число в диапазоне от 2 до 256. Для изменения коэффициента деления используется простая регулировка потенциометра, позволяющая выбрать любой необходимой пользователю коэффициент деления. Коэффициент деления не зависит от частоты входного сигнала.

Делитель частоты на четное число от 2 до 256.
Рисунок 1. Делитель частоты на четное число от 2 до 256.

Устройство работает следующим образом. Входной сигнал поступает на вход микросхемы двоичного счётчика DD1 CD4024, имеющего 7 разрядов. На выходе счётчика подключена резистивная матрица из резисторов R1–R7, нагруженная на резистор R8. К выходу резистивной цепочки подключен один из входов компаратора DA1.1 LM339; второй вход компаратора подключен к движку потенциометра R10. С выхода компаратора сигнал поступает на вход сброса R микросхемы DD1.1. К выходу компаратора подключен D-триггер DD2 CD4013, работающий в режиме деления частоты на два и обеспечивающий коэффициент заполнения выходных сигналов D = 50%.

Резистивная матрица R1–R7 выполнена таким образом, чтобы при каждом последующем входном импульсе на входе счётчика DD1 напряжение на выходе резистивный цепочки прирастало на заданный уровень. Таким образом, напряжение на резисторе R8 нарастает по мере поступления каждого импульса выходного сигнала дозированно на шаг, заданный свойствами резистивной матрицы R1–R7. Регулировка потенциометра R10 позволяет устанавливать напряжение на входе сравнения компаратора в пределах от нуля до максимально достижимого значения напряжения на резисторе R8.

Регулируя порог переключения компаратора, можно задавать количество импульсов, поступивших на вход счетчика импульсов, достаточных для достижения порога переключения компаратора (или коэффициент деления). При переключении компаратора сигнал с его выхода поступает на вход сброса R счётчика и обнуляет его состояние.

Таким образом можно менять коэффициент деления в пределах от 1 до 128. На выходе компаратора формируется короткий импульс иглообразной формы. D-триггер DD2 CD4013 предназначен для преобразования таких импульсов в сигнал прямоугольной формы с коэффициентом заполнения импульса D = 50%. Частота следования импульсов при этом понижается вдвое, поэтому частота импульсов на выходе устройства отличается от частоты входных сигналов от 2 до 256 раз.

Максимальная частота выходных импульсов устройства при напряжении питания 10 (15) В не превышает 1 (1.75) МГц. Предельная частота работы логических элементов зависит от напряжения питания, повышаясь с ростом питающего напряжения. Амплитуда импульсов входных сигналов должна быть близка к напряжению питания устройства, коэффициент заполнения импульсов D входных сигналов равен 50%.

На Рисунке 2 показан вариант организации входных цепей устройства, что позволяет делить частоту входных сигналов на любое целое число в пределах от 1 до 128. Для этого на вход устройства, Рисунок 1, подключают удвоитель частоты входного сигнала, выполненный по одной из четырёх приведённых на Рисунке 2 схем.

Входные цепи удвоения частоты входных сигналов.
Рисунок 2. Входные цепи удвоения частоты входных сигналов.

Предельная частота следования входных импульсов с использованием удвоителей частоты не превышает 850 кГц. Работа удвоителей частоты основана на суммировании импульсов с выходов дифференцирующих RC-цепочек, подключенных напрямую и со сдвигом фазы на 180° к источнику входного сигнала.

На Рисунке 2а показан вариант реализации удвоителя частоты импульсов с использованием единственной дифференцирующей RC-цепочки C1R1 и диодного моста VD1–VD4. Недостатком схемы является то, что генератор импульсов Е1 «подвешен в воздухе».

Удвоитель напряжения на Рисунке 1б выполнен с использованием логического элемента DD1.1 CD40106. Входной и выходной сигналы с инвертора напряжения DD1.1 через конденсаторы C1 и C2 поступают через диодные цепочки VD1–VD4 на резистор нагрузки R1. На этом резисторе в зависимости от частоты формируются сигналы либо иглообразной формы, либо имеющие всплеск и последующий экспоненциальный спад.

На Рисунках 2в, г показаны удвоители частоты, выполненные на биполярном транзисторе VT1 BC547C (Рисунок 2в) и на полевом транзисторе VT1 2N7000 (Рисунок 2г).

  1. Datasheet ON Semiconductor LM339
  2. Datasheet Texas Instruments CD4013B
  3. Datasheet Texas Instruments CD4024B
  4. Datasheet Texas Instruments CD40106B
  5. Datasheet Microchip 2N7000
  6. Datasheet Fairchild BC547C

Добавить свое объявление

* заполните обязательные данные

Статистика eFaster:

посетило сегодня 1320
сейчас смотрят 18
представлено поставщиков 1570
загружено
позиций
25 067 862