Утроитель частоты цифрового сигнала

Как известно, в мире цифровых технологий не представляет больших проблем задача деления частоты цифрового сигнала в целое (2, 3, 4 …) число раз. Не так сложно и умножить частоту в 2, 4, 8 … раза. Известны даже умножители частоты в дробное число раз, например, в 4/3 раза (умножить на 4 и поделить на 3) [1, 2]. Намного сложнее обеспечить умножение частоты ровно в 3 раза.

Ниже приведено несколько схемотехнических решений, решающих эту проблему.

Работа рассмотренных ниже утроителей частоты цифровых сигналов основана на использовании элементов задержки и последующего логического суммирования входных и задержанных сигналов на элементах цифровой логики. В качестве элементов задержки используются RC-цепочки, а также сами логические элементы.

Утроитель частоты для диапазона 1…10 кГц.
Рисунок 1. Утроитель частоты для диапазона 1…10 кГц.

На Рисунке 1 приведена схема утроителя частоты, выполненная на КМОП-микросхемах CD40106 (КР1561ТЛ2) и CD4070 (К561ЛП2). Скважность входных сигналов равна двум. Устройство работает в диапазоне частот входных сигналов от 1 до 10 кГц. Вне пределов этого диапазона выходные импульсы сливаются. Для работы устройства в иной области частот необходим пересчет номиналов элемента задержки – RC-цепочки. Форма сигналов на выходе утроителя частоты приведена на Рисунке 2.

Форма сигналов на выходе утроителя частоты для двух ее значений.
Рисунок 2. Форма сигналов на выходе утроителя частоты
для двух ее значений.

Как следует из Рисунка 2, задача получения на выходе устройства утроенной частоты формально выполняется, однако выходные импульсы распределены во времени неравномерно и ширина их неодинакова. Равномерность распределения этих импульсов во времени, а также равную их ширину можно при необходимости обеспечить лишь для одной фиксированной частоты.

На Рисунке 3 показан следующий вариант утроителя частоты на КМОП-микросхемах CD4001 (К561ЛЕ5) и CD4077. В этом утроителе использованы два внешних элемента задержки – цепи R1C1 и R2C2. Устройство работает в диапазоне частот входных сигналов от 0.1 до 10 кГц.

Утроитель частоты для диапазона 0.1…10 кГц.
Рисунок 3. Утроитель частоты для диапазона 0.1…10 кГц.

Рисунок 4 иллюстрирует утроитель для частот 1…100 кГц, выполненный на ТТЛ-микросхемах SN74LS02 (К555ЛЕ1) и SN74LS86 (К555ЛП5).

Утроитель частоты для диапазона 1…100 кГц.
Рисунок 4. Утроитель частоты для диапазона 1…100 кГц.

Как уже отмечалось ранее, в качестве элементов задержки можно использовать сами логические элементы. Проблема лишь в том, что современные логические элементы отличаются крайне малыми временами задержек. В этой связи для того, чтобы получить приемлемые значения этих времен, приходится использовать последовательно включенные цепочки таких элементов. Утроитель частоты, Рисунок 5, выполненный на микросхемах CD40106 (КР1561ТЛ2) и CD4070 (К561ЛП2), способен работать в диапазоне частот от 0.1 до 1 МГц. Расширить этот диапазон в сторону более низких частот возможно за счет наращивания числа элементов задержки.

Утроитель частоты для диапазона 0.1…1 МГц.
Рисунок 5. Утроитель частоты для диапазона 0.1…1 МГц.

Следует особо заметить, что времена задержки при прохождении сигнала через логический элемент зависят от разновидности микросхемы, напряжения питания, температуры.

Литература

  1. Шустов М.А. Цифровая схемотехника. Основы построения. – СПб.: Наука и Техника, 2018. – 320 с.
  2. Шустов М.А. Цифровая схемотехника. Практика применения. – СПб.: Наука и Техника, 2018. – 432 с.

Материалы по теме

Добавить свое объявление

* заполните обязательные данные

Статистика eFaster:

посетило сегодня 1000
сейчас смотрят 11
представлено поставщиков 387
загружено
позиций
25 067 862